Les rumeurs concernant la prochaine génération de puces d’IA de NVIDIA ont pris une nouvelle tournure ces derniers jours. L’analyste réputé Ming-Chi Kuo a confirmé que le projet d’accélérateur « Rubin CPX », qui avait été mis en pause, a été officiellement relancé. Cette annonce marque un changement significatif dans l’architecture mémoire prévue pour ce nouveau produit, abandonnant la technologie GDDR7 au profit de la mémoire HBM4.
Initialement, lors de l’annonce de la famille « Rubin » fin 2025, NVIDIA avait prévu de développer un accélérateur spécialisé dédié aux charges de travail d’IA agentique à grande échelle. Ce projet était censé intégrer 128 Go de mémoire GDDR7. Cependant, la conception a été entièrement repensée. La « nouvelle version » du Rubin CPX présente des ajustements des caractéristiques initiales et de la configuration du rack. Chaque GPU CPX fournit une capacité de calcul équivalente au GPU Rubin, avec une puissance maximale de 2 300 watts. La mémoire est désormais configurée avec 168 Go de HBM4, contre 288 Go sur le Rubin et 128 Go de GDDR7 dans la précédente version CPX.
Rubin CPX : une séparation des tâches pour les LLM
La stratégie de NVIDIA repose sur une séparation claire des tâches de traitement au sein des centres de données. Les GPU Rubin CPX sont exclusivement dédiés aux charges de travail de « préremplissage » (prefill). Ils gèrent le contexte d’entrée et le traitement du cache KV (Key-Value). En revanche, les GPU Rubin standards continuent de gérer les tâches de « décodage » (decode). Cette division permet d’optimiser les performances globales et d’accélérer la livraison des tokens pour les modèles de très grande taille.
Concrètement, une baie contenant huit puces Rubin CPX peut traiter 1,34 To de préremplissage de contexte long et le cache KV associé. Pour tirer parti de cette configuration, NVIDIA recommande de maintenir un ratio de 1 pour 1 entre les GPU CPX et les GPU Rubin standards dans les baies de décodage. Cette approche permet d’exploiter pleinement la bande passante offerte par la mémoire HBM4.
Spécifications techniques et packaging
Sur le plan technique, la puce Rubin CPX offre des performances de calcul de 30 pétaFLOPS en NVFP4 sur un die monolithique. Elle intègre également quatre encodeurs vidéo NVENC et quatre décodeurs NVDEC directement sur le silicium, facilitant les flux multimédias sans traitement externe. Pour atteindre ces performances avec la nouvelle mémoire HBM4, NVIDIA a dû repenser l’emballage du composant. L’analyste suggère que le packaging utilise probablement les technologies CoWoS-S ou CoWoS-L de TSMC, bien que cela n’ait pas été confirmé officiellement par le constructeur.
Le déploiement de ces systèmes se fera via des racks dédiés, configurables avec un nombre variable de GPU CPX, allant de 64 à 256 unités par rack. Cette flexibilité permet aux opérateurs de centres de données d’adapter leur infrastructure aux besoins spécifiques de leurs modèles d’IA. Il est important de noter que ces informations proviennent d’une analyse de la chaîne d’approvisionnement et ne constituent pas encore une annonce officielle de NVIDIA, mais elles offrent un aperçu précis de la direction technique prise par l’entreprise pour sa prochaine génération d’accélérateurs. Initialement annoncé pour fin 2026, Rubin CPX devrait arriver courant 2027.
