Intel a dévoilé hier les spécifications techniques de sa nouvelle architecture Wildcat Lake lors de la conférence Hot Chips 2026. Présentée comme une alternative aux MacBook Neo, cette puce d’entrée de gamme repose sur le nœud de fabrication 18A et intègre la spécification UCIe (Universal Chiplet Interconnect Express) pour optimiser les coûts et la communication entre les puces.
Wildcat Lake : une architecture Multi-Chip Package (MCP) innovante
Lance Hacking, ingénieur en chef du projet Wildcat Lake, a expliqué que l’entreprise a dû choisir entre une conception monolithique et un Multi-Chip Package (MCP) basique pour atteindre un prix compétitif. Bien que la technologie de packaging avancé Foveros soit disponible chez Intel, elle n’était pas appropriée pour respecter le cahier des charges budgétaire. C’est donc l’intégration de l’UCIe qui a permis la création de Wildcat Lake.
Contrairement aux conceptions N-1 traditionnelles qui utilisent des plateformes plus anciennes, Wildcat Lake adopte les designs les plus récents et coûteux d’Intel. Le cœur de calcul utilise le nœud 18A, tandis que le die I/O est géré par TSMC sur le nœud N6. Cette approche a nécessité une interconnexion UCIe 70 % plus grande que celle de Panther Lake, mais Intel juge que les économies réalisées justifiaient cette augmentation de surface.
Des optimisations drastiques pour réduire la consommation et les coûts
La gestion de la puissance a été un point critique, surtout pour une puce destinée à des tâches légères. Intel a mis en place un tampon pour stocker les rafraîchissements du panneau d’affichage pendant les périodes d’inactivité, réduisant ainsi la demande en énergie. Pour gagner de la place sur le die de calcul, Intel a réduit le nombre de cœurs Xe de quatre à deux, supprimé l’accélérateur de ray tracing dédié et réduit le nombre de tuiles NPU de trois à une.
Le sous-système mémoire a également été limité à un bus 64 bits, avec des débits et des capacités réduits. Sur le die I/O, Intel a récupéré 15 % de la surface en retirant le PHY de la caméra, en réduisant le support PCIe et USB et en allégeant le moteur audio. La prise en charge de la caméra a été entièrement supprimée, obligeant les fabricants à intégrer leurs propres contrôleurs.
Enfin, le taux de transfert UCIe a été limité à 8 GT/s, bien en dessous du maximum de 64 GT/s de la spécification UCIe 3.0. Cette restriction permet de prendre en charge les SSD PCIe 4 et les affichages 4K60 tout en réduisant le taux d’erreurs binaires et en éliminant certains systèmes de correction d’erreurs.
Une stratégie de coûts et de rendement pensée pour les OEM
La réduction des dies de calcul et I/O permet d’économiser sur les matières premières et d’améliorer le taux de rendement sans packaging avancé. Intel fait du binning de Wildcat Lake pour proposer différents SKU, permettant par exemple de vendre un seul P-core fonctionnel comme un Core 3 304. Cependant, la récupération n’est pas appliquée aux clusters LPE et I/O, composants critiques de l’architecture.
Intel a également intégré Wi-Fi 7 et un contrôleur USB PD pour réduire les coûts pour les OEM. L’utilisation d’un bus mémoire moins large et d’une carte mère à six couches au lieu de huit contribue aussi aux économies. Malgré ces efforts, une voie d’alimentation dédiée pour le cluster LPE a été conservée pour garantir l’autonomie sur les charges légères.
