Le géant sud-coréen Samsung a présenté lors de SEMICON Taiwan 2026 une mise à jour significative de sa feuille de route dédiée aux mémoires à haute bande passante. Cette présentation, qui a attiré l’attention de l’industrie, met en avant deux architectures majeures : l’HBM5 et une solution encore plus disruptive baptisée zHBM. Ces annonces confirment que le secteur du hardware continue d’évoluer vers des solutions plus performantes et plus compactes, répondant aux besoins croissants du calcul haute performance.
Concernant l’HBM5, Samsung fixe des objectifs techniques très précis par rapport à la génération précédente : l’HBM4E. L’entreprise vise un doublement des performances brutes ainsi qu’une amélioration de 20 % du rendement énergétique, mesuré en performances par watt. Parallèlement, la résistance thermique devrait être réduite de 20 %. Pour y parvenir, le procédé de fabrication en 4 nm du die de base, utilisé pour les HBM4 et HBM4E, sera abandonné au profit du nœud interne en 2 nm de Samsung. La flexibilité de la puce sera également accrue, avec des options d’empilement s’étendant à 12, 16 et 20 couches. Selon les estimations, la production en série de cette nouvelle génération est attendue vers 2028.
Une architecture radicalement nouvelle avec le zHBM
Si la HBM5 représente une évolution logique, la zHBM propose une approche bien plus radicale. Contrairement aux architectures HBM conventionnelles où la mémoire est placée à côté de l’accélérateur, le zHBM empile directement la mémoire au-dessus du processeur. Cette configuration permet de raccourcir considérablement le chemin des données, offrant ainsi une bande passante supérieure et une efficacité accrue. Les cibles annoncées pour cette architecture sont impressionnantes : des performances brutes huit fois supérieures à celles de la HBM4E et un rendement énergétique trois fois meilleur. De plus, la résistance thermique serait réduite de 75 % à 90 %.
À la conférence FMS 2026, Samsung a dévoilé les premiers modèles conceptuels de cette architecture inédite. Bien que la commercialisation ne soit prévue qu’après 2029, cette initiative marque un tournant potentiel pour l’industrie. Il semble que la réinvention de l’architecture HBM soit désormais la direction privilégiée par les fabricants. D’ailleurs, NVIDIA a récemment confirmé ses propres avancées avec l’annonce de sa mémoire NVHBM personnalisée, qui intègre le contrôleur mémoire directement dans le die de base de la mémoire plutôt que sur le die de calcul.
Stratégie C.U.B.E. et concurrence mondiale
Au-delà des architectures spécifiques, Samsung a exposé son cadre stratégique global nommé « C.U.B.E. ». Ce modèle repose sur quatre priorités fondamentales : Capacity (capacité), Utilization (utilisation), Bandwidth (bande passante) et Efficiency (efficacité). La stratégie vise à développer la capacité verticale pour augmenter le stockage sans alourdir l’empreinte sur le PCB, tout en optimisant l’architecture 3D pour réduire la latence. L’accent est également mis sur le remplacement des chemins de données horizontaux par des canaux verticaux à haut débit, ainsi que sur une gestion rigoureuse de la puissance et de la chaleur au niveau du bit.
Sur le front de la mémoire NAND, Samsung travaille également sur le zNAND-O, destiné à être échantillonné en 2028. Ce produit a pour but d’atteindre une densité de bits dix fois supérieure à celle de la DRAM conventionnelle, tout en offrant sept fois plus de bande passante en lecture, le tout en maintenant l’efficacité énergétique habituelle des NAND. Cependant, Samsung ne doit pas négliger la concurrence. Le géant chinois YMTC a récemment annoncé un objectif ambitieux : surpasser à la fois Samsung et SK hynix d’ici à la fin de 2027, ajoutant une nouvelle pression sur le marché mondial des semi-conducteurs.
