Intel a ouvert la conférence Hot Chips 2026 en présentant Diamond Rapids, sa prochaine génération de plateforme Xeon destinée aux serveurs. Ce successeur direct du Xeon 6 « Granite Rapids » s’inscrit au cœur de la roadmap des data centers d’Intel, avec une commercialisation prévue pour 2027 après un report de calendrier effectué début cette année.
La présentation, suivie en direct par les analystes, a mis en avant quatre piliers fondamentaux pour cette architecture : l’efficacité des performances, l’accélération, la scalabilité et la sécurité. Intel a également confirmé l’ajout récent d’une configuration à 256 cœurs à sa feuille de route, une réponse directe à la montée en puissance des concurrents.
Une architecture modulaire à 256 cœurs
À l’instar des générations précédentes, Diamond Rapids s’appuie sur une trajectoire modulaire évoluant des designs monolithiques vers des partitions 2,5D et 3D. Au centre de cette conception se trouve un ensemble de blocs de calcul scalables organisés autour d’un « Fabric Hub ». Ce hub centralise la mémoire et les entrées/sorties, tandis que les blocs de calcul se connectent via un tissu de mémoire unifié et un bus d’I/O flexible.
Chaque bloc de calcul est composé de chiplets de cœurs, pouvant accueillir jusqu’à 16 cœurs chacun, connectés à un cache de dernier niveau partagé via un crossbar 3D. Intel permet de scaler à la fois le nombre de chiplets de cœurs par tuile de base et le nombre de blocs de calcul par puce. La configuration phare présentée combine quatre blocs de calcul pour atteindre un total de 256 cœurs et 1,28 Go de cache de dernier niveau.
La bande passante mémoire est impressionnante, avec un objectif de 1,6 To/s. La plateforme dispose de seize canaux mémoire supportant jusqu’à 8 000 MT/s en DDR5 et 12 800 MT/s en MRDIMM. Du côté des interfaces, le système offre 128 lignes en PCIe Gen6, CXL 3.0 et UPI 3, complétées par 8 lignes en PCIe Gen4.
Technologies 18A-P et instructions x86 étendues
Exploitant un process 18A-P, Diamond Rapids intègre des dispositifs à faible consommation et à hautes performances. Parmi les nouveautés figurent une option PowerBoost à double contact, un nouveau seuil de logique et des marges de sécurité resserrées de 33 %. Intel a également enrichi l’ISA (Instruction Set Architecture) avec des instructions d’optimisation « spill-and-fill », ajoutant 16 registres généraux pour un total de 32 registres entiers.
Une innovation majeure concerne la cohérence des données : Intel a déplacé le filtre de snoop sur le die, remplaçant l’état de répertoire résidant en DRAM. Cette modification préserve la protection ECC complète tout en réduisant la latence et le trafic de cohérence. L’accélération des multiplications matricielles repose sur AMX et AVX 10.2, avec un support étendu des instructions vectorielles.
Enfin, la gestion de l’alimentation est conçue au niveau du bloc de calcul, incluant un nouvel état d’inactivité des cœurs avec rétention de cache L2 et une gestion thermique de la mémoire basée sur MR4. Bien que la plateforme soit prévue pour la seconde moitié de 2027, elle marque une étape cruciale pour Intel face à la pression concurrentielle sur le segment des serveurs haute densité.