Durant la conférence Hot Chips 2026, AMD est montée sur scène pour détailler l’architecture GPU de la série Instinct MI400. Cette présentation a mis en lumière les capacités de calcul qui propulseront Helios, les systèmes à l’échelle du rack que l’entreprise a déjà présentés à l’industrie. Le discours d’AMD couvre la puce MI455X, les améliorations de cache, de mémoire et de calcul par rapport à la MI355X, ainsi que la pile logicielle ROCm que la firme pousse pour rester compétitive face à CUDA.
Une architecture conçue pour l’échelle massive
AMD commence sa présentation en indiquant que le travail en intelligence artificielle s’élargit, passant de la formation de modèles uniques à un mélange de formation de pointe, de fine-tuning d’entreprise et d’inférence toujours active. Cette courbe d’échelle va des modèles Transformer d’environ 65 millions de paramètres en 2017 aux modèles de la classe GPT-4 d’environ 1 000 milliards de paramètres en 2023, jusqu’aux modèles agentiques et de raisonnement de plus de 10 000 milliards de paramètres qu’AMD s’attend à voir cette année. La conclusion est claire : l’infrastructure doit déplacer les données aussi vite que les modèles progressent.
La famille MI400 s’articule autour de Helios, l’infrastructure à l’échelle du rack que l’entreprise prévoit de livrer. Les chiffres clés annoncent un rack de 2,9 exaflops doté de 31 To de mémoire HBM4 et d’une bande passante HBM4 de 1,7 PB/s répartis sur 72 GPU. Par ailleurs, chaque rack offre 260 To/s de bande passante de mise à l’échelle (scale-up) et 43 To/s de bande passante de mise à l’échelle (scale-out). Ce bloc de base est un plateau de calcul combinant calcul, CPU hôte, mémoire et réseau. Chaque plateau accueille quatre accélérateurs modulaires AMD Instinct MI455X EAM alimentés par un seul socket CPU serveur AMD EPYC 9006 SP7 via Infinity Fabric.
La puce MI455X : plus de mémoire et de puissance
La grande star ici, c’est l’Instinct MI455X, une conception modulaire de type chiplet améliorée. Elle est construite autour de huit complex dies utilisant un process N2, entourés de dies fabric et de dies cache, en plus d’I/O dies gravés en N3P. La puce intègre 256 processeurs workgroup actifs, 192 Mo de L2 global et 12 piles HBM4 totalisant 432 Go pour 23,3 To/s. Elle se connecte via PCIe Gen 6 et dispose de 72 voies UALoE (un processeur réseau permettant de relier plusieurs GPU entre eux) offrant une bande passante de 3,6 To/s.
Les changements de la nouvelle MI455X se résument en trois catégories : de plus grandes capacités de mémoire et de cache, un calcul plus rapide et moins de déplacements de données. La hiérarchie mémoire sur puce s’est considérablement étendue par rapport à la MI355X. AMD double les registres vectoriels par SIMD et la part de données locales par WGP. La mémoire principale passe de 288 Go de HBM3E à 432 Go de HBM4, soit une capacité multipliée par 1,5, tandis que la bande passante HBM totale est environ 2,9 fois supérieure. Les modifications de L2/Infinity Cache sont majeures, une zone qu’AMD a précédemment réarchitecturée.
Côté performances, le chiffre annoncé est un pic MXFP4 de 40,26 pétaflops, soit quatre fois celui de la MI355X. En MXFP6 et MXFP8, la puce est annoncée à 20,13 pétaflops. Les vecteurs FP16 et les matrices ou vecteurs FP32 atteignent 315 TF, soit jusqu’à deux fois plus, sur une architecture de 256 WGP. L’exécution native Wave32 et un nouveau moteur de fonctions transcendantes visent une latence de dispatch plus faible et des calculs d’attention plus rapides.
Enfin, AMD se concentre sur la réduction du fossé logiciel avec ROCm. L’entreprise positionne le cadre central ROCm comme point d’intégration et livre des « AI Skills » pour que des agents populaires comme Claude, Codex, Cursor et Gemini puissent utiliser ROCm, ainsi qu’un outil Hyperloom pour l’optimisation des charges de travail de bout en bout.